FPGA三國志:講述FPGA的成長汗青一(求包養網站轉錄發載)


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編者按:本文的原作者是Altera一位員工,文中不雅點雖難免偏頗,但很是有助于對全部FPGA技巧有個周全的清楚。 FPGA三國志-第一篇/不成不看的故事 CPLD的時期 我在12年前,偶爾接觸PLD,沒有想到本身竟然就在這個行當里安身上去。可是這個行業也簡直是個飛速成長的行業,十多年曩昔后,從現在的接近十家重要供給商,到明天曾經劇烈搏殺后,只要差未幾如文章標題一樣,成為了明天鼎足之勢的局勢。想來想往,決議以這個名字文章主題。同時也和大師分送朋友我多年來的一些經過的事況和感觸感染。
全局布線,ISP,PLD,宏單位機構,成為PLD市場必須具備的兵器。
CPLD時期,進進我國最早的供給商是Lattice,阿誰時辰,也不是每個行業都用的了這種產物。起首,軟件是需求免費的。這個和明天你可以輕松下載到不花錢的版本有很年夜的分歧。別的,分歧的受權,也決議你能應用分歧的產物範圍和design說話。
90年月中,是電信行業年夜成長的年月。同時也是公用利用範疇年夜成長的時期。那時pld是處理一個邏輯粘連的效能。同時由于Lattice很早進進市場,推行很勝利。全局布線池的構造,對于布局布線請求不高。一度時光,良多年夜的通訊企業,研討所,都很快成為Lattice的用戶。可是,有句話說得好。“長江后浪推前浪,前浪逝世在沙岸上。”太早的勝利也孕育著。安則危!
94年Altera曾經有了一些用戶。可是絕對來說。仍是很有局限性。別的曩昔的信息遠遠不成以與明天同日而語。 可是用過altera的工程師,曾經為他的界面和效能留下了深入的印象。96年是ALTERA在中國發力追逐的開端。當然,濁世出好漢。那時的代表商是一家噴鼻港的公司。他們很快找出這種集成電路最好的發賣和支撐形式。并且這種從年夜洋何處繼續過去的方法,顛末恰當的改進,簡直收到很好的後果。代表商有專門擔任的現場利用工程師。這種方法極慷慨便了design者與供給商之間的信息交通。在推行初期能否有技巧支撐,變得很是主要。這個時代在全部中國市場上涌現出良多很是優良的現場技巧工程師。明天曾經有良多人成為這個行業的領甲士物。
Lattice首開ISP技巧先河,也就是明天常說的在線可編程,給一切design者帶來很年夜的便利。芯片在電路板上,可以直接編程調試。不消每次拔插芯片,再經由過程紫外線來擦寫要便利得多。這個時辰,Lattice仍是顯明占有優勢的。究竟先進為主嘛。那時重要的型號集中在Lattice ispLSI1032, 1016, Altera的EPM7128E,不外Altera曾經做好了預備,由於,Altera究竟是pld的發現者。並且也是最早采用Windows平臺的開闢東西。在美國市場上占有先機。他不會等閒廢棄如許一個市場
那時的利用在電信範疇重要是將之前的74系列的一些單位停止集成。同時參加一些把持效能。不外這個時代的產物構造都是采用mc單位構造。每個mc現實上就是相當于32到36個與非門,以Altera EPM3032為例就是以為有32*30到256*30,年夜致就是7000門擺佈,是以產物定名為MAX7000,可是那時的design良多還在大批利用異步design。是以,電路的構造假如能招致應用率的上升,將是加倍有競爭力的表示。MC的構造就是采用先組合,后時序多個時鐘輸出構造。Lattice是用4個宏單位一組。altera采用8個一組。並且,altera在應用率上,略微占有優勢。同時Altera那時的maxplusII的傑出界面。在97,98年的兩年時光里,曾經奠基在中國的基本。更深條理,Altera曾經看到將來市場的需求,後面說到,勝利太早有時辰也不是功德。在MAX7000的展墊下,Altera曾經有了防禦Xilinx的兵器,可Altera分歧傳播鼓吹那不是FPGA,換以一個加倍中性的名字—CPLD(復雜可編程邏輯器件)。那什么是Altera的兵器呢。FLEX8000!他的呈現是Altera奠基明天可以和xilinx不相上下的基本。
在1996,97年,成都,西安多家做專門研究範疇的公司和研討單元,也應用了一些Actel,Actel的產物和阿誰時辰的Quicklogic來說,都是屬于Antifuse的技巧。應用他的最年夜利益在那時就是有避免輻射,就是說在航空產物中可以用。可是需求你當真的仿真。假如你燒進出來design,就只能換下一片了。並且為了燒斷里面的熔絲,第三方的編程器支撐的也未幾。可是他們有些軍用溫度的產物。仍是在這個範疇有不錯的口碑。
Actel那時的戰略構造是,基礎上和他們此刻的論調也很是分歧,就是精緻顆粒,一切的DFF,仍是可以靠自力的門來搭建。這個在他起初的A1020等產物系列上可以看到。並且芯片上有一部門是組合邏輯區,有一部門是時序邏輯區。別的他們的軟件也是多家EDA東西的組合。特殊是庫的分歧性不是特殊通用。
Quicklogic的產物是FPGA公司中最早嵌進Synplify的商家,並且他們的LE構造是基于Mux的,底層的layout也可以清楚看到路由,資本耗費。輸出法和庫的樹立很特殊。可是也存在下面的題目。產物似乎是QLxxx的,我還往應聘過一次這家公司,由於他們最早采用Synplify。並且,那時我曾經感到Synplify和雷昂納多(拼寫忘卻了)包養價格ptt,以及exzampler??這個拼寫也有題目。我在做FAE的時辰,老是用這3個東西都綜合一次,看他們哪個強。后來證實是對的。Sy是最均勻的,並且簡略的長處傻瓜。遺憾他也在本年被Synopsys收買了。此刻Quicklogic也專注一些細分市場。
為什么要如許的構造-先組合,后時序多個時鐘輸出
跟著科技的提高,有良多人曾經忘卻了良多細節,當然,我們也要遵守一個準繩。難事做易,年夜事做細!就像朱熹說的–“問渠哪得清這樣,為有泉源死水來“,假如你不了解道理,碰著主要的題目,或許是design的時辰,即便勝利,也是不知不覺勝利,異樣呢,也是不知包養犯法嗎不覺掉敗。
拉回話題,當你design一個掃描電路的時辰,例如,你可以采用一個時鐘,輸出一個計數器,然后計數器的輸入,再驅動一個譯碼器,如許你的電路就出來了。當然工作完成了一半。效能完成了,可是,有沒有更好的措施。后者換句話說。有沒有合適PLD的方式。現實上用別的一個角度看,這個design是典範的,先時序模塊,才是組合電路。這個現實上,不是很和PLD自己的構造相符。還有一個題目時,跟著電路速率的進步,每個譯碼輸入之間的發抖也成為題目。就是輸台灣包養網入的紛歧樣的。從資本的角度來說,一個計數器,要3各單位。一個譯碼器,由于有8個輸入,仍是需求8各單位。可是假如用一個移位存放器的方法,可以只需求8個單位。或許用狀況機的方法完成,也是耗費異樣包養故事的資本。可是,輸入都是由于統一個時鐘鎖定,每個輸入的延遲也比擬分歧。別的,那時對總線數據的譯碼是常常有的工作,是以,每個單位的扇進多少數字都是很高的。都有30個以上。是以,你design的時辰,要有兩個思惟:用同步design形式,用先組合后時序的形式。后來的Xilinx的95系列更是將扇進系數擴展到90個。也是這個緣由。那時PLD廠商比擬的也是這些目標。
Xilinx , FPGA的發現者
Xilinx現實上成立的每日天期,比altera還晚了一年。可是他走的途徑,從開端就台灣包養注定了有明天的成績。在1996-1998,pld的高端市場,也就是FPGA市場,都是Xilinx操縱,重要是xc3000/4000,當然Xilinx首創了一個新的構造,不外這種構造仍是可以或許找到一些配合點,也是先組合,后時序。不外很主要的閃亮點是:
細顆粒查找表構造,豐盛的存放器資本,以及分段式路由布線構造,電路上電加載。當然假如這個也算是的話,至於家裡用的食材,每五天就會有人專程從城里送過來,但因為我婆婆個人愛吃蔬菜,所以還在後院搭了一塊地種菜為自己,那就是,他的外部甚至直接集成了三態門。這個特色是阿誰時期Xilinx擁躉進犯Altera,Lattice的主要東西。甚至有人說,沒有這個不克不及完成某些電路design的妨礙。當然了,Altera, Lattice的pld也是具有三態門,不外是在輸出輸入管腳上。簡直是不如Xilinx的來的強盛和直接。有的人問了,這種構造有何利益。
電路的範圍獲得絕後的進步。合適做加加減減的,counter,comparter密集的design。無窮制的更換新的資料電路。
在阿誰時期,權衡一個PLD很主要的目標,就是比誰的範圍更年夜。從這個包養心得角度來看。Xilinx無疑走到了最後面。當然,也有人說,如許的design不成靠。如許的design目標難以猜測。還有地說如許的design無法保密。可是市場的勝利,利用需求的推進,證實這些都是雜音。
我們可以從那時xc3000的選型指南上看到。最年夜範圍的產物,也就是明天xilinx最小的xc3s50a範圍相當的工具。可是這個和那時PLD風行的範圍,其實是一個奔騰。
Xilinx FPGA的架構。 Xilinx的勝利,鼓勵了Altera的新產物的發布。同時也有了反動性的衝破。世界就是這么希奇。中國古語。因禍得福,焉知非福。現實上,如下所言,這款產物因該8282,具有282個邏輯單位的。可是在中國基礎上只是在1995年有個體公司應用。
我自己經過的事況我們開端在1997年開端年夜範圍推行Flex10K,同年5月,位于西安的郵電部4所,是第一個采用EPF10K50的用戶,那時電子雜志的市場行銷,也有表白,Altera最先發布最年夜的FPGA.
現實上,這個時光就是Lattice惡夢的開端,由于design範圍的敏捷攀升,範圍曾經是決議一個產物的要害原因。可是Lattice一向沒有代表作。市場份額曾經開端慢慢被Xilinx,Altera蠶食。Altera的構造究竟是什么改革呢?
Altera FPGA粗顆粒構造,嵌進式存儲器,長聯線構造。
Flex10K,他的發布,曾經表白,altera的思想曾經很是清楚,年夜範圍的fpga將會是未來的霸道!並且,高速的嵌進式塊RAM是一個首創新的思想。那時,Xilinx憑仗分布式RAM以及內置三態的構造,簡直年夜有風捲殘雲的架勢。可是Flex10K的呈現,有用晉陞了Altera的FPGA產物的競爭力。在RAM需求利用不竭上升的市場中。Altera迎來了市場的春天。
采用多選一,或許一對多的MUX構造,Altera發布利用指南。直到用戶有用應用這種方法,完成了三態門的效能。
ESB的memory構造,是構建FIFO, DPRAM,年夜型查找表,都很是便利,布線資本絕對來說,以長聯線資本為主。編譯速率快。
Xilinx的分布式RAM盡管很機動,可是跟著RAM容量的增添,拜訪的速率也是遞加。同時也要耗費大批的邏輯資本。這個時辰,應當說Xilinx和Altera的產物曾經是勢均力敵。由於中國事新興的市場。這一點表示得很顯明。
範圍制勝的產品
世界是活動的,粗顆粒,也是好構造!
這里又回到了我們的主題,產物的內涵構造。先說細顆粒構造。那時,Xilinx的3000是以CLB為基礎機構。
現實上,這個輸出的個數是很有講求的。那時,也有一種劇烈的爭辯,就是5輸出的好,仍是4輸出的好。在現實利用台灣包養網中,應當說,最小的邏輯單位是如許的範圍是公道的。可是要留意一點。Xilinx和Lattice后面發布的fpga一樣,兩個存放器是具有統一個時鐘輸出的。
粗顆粒構造,Altera仍是依托本身以前在PLD的經歷的積聚,他的fpga有良多他的pld產物的血緣。世界是基于以權制利的。由於這個時辰假如曾經有了Wintel的名字一樣。數字電路以及CPU的成長,都和8以及8的倍數有關系。是以。包養意思這種年夜顆粒的構造確保:
8個邏輯單位LE為一組LAB。
每個LAB外部有自力的布線資本。確保可以完成8bit adder, shift reg, 8bit counter. ESB,完成了存儲器的資本和速率同時進步的能夠。 布局布線算法比細顆粒機構的算法簡略。 采用了非對稱的構造,完成速率需乞降把持需求的調和。
Cyclone,Stratix,Vertex
Cyclone 的呈現和FPGA的市場定位和產物定位
好的技巧是需求,可是有用的市場定位和發賣戰略也要跟上。在2002年擺佈,為了更好辦事各類分歧市場的需求。並且那時的DSP市場依然不太開闊爽朗,有的張望,也有鼎力投進。並且也有兩種分歧的戰略。
一種是統一個器件平臺,可是分歧的利用區隔,例如Vertex和Spartan,有一段時光,他們能夠是統一個產物平臺,只是Spartan的工具就是Vertex屏障了一部門高等的機能,對于不應用的處所,也不需求檢測,同時依附統一個平臺來保持本錢上風。
別的一種,就是Altera的戰略,完整依靠主人市場的需求,簡化不需求的特徵,發布簡化的構造,面向重要的邏輯集成和LVDS電子訊號鏈集成。發布Cyclone,市場反應很是強力,是Altera有史以來,市場呼應最快的產物。
FPGA三國志-第二篇/構造篇 Altera FPGA的速率沒有Xilinx的速率快,錯!當然這種非對稱的構造,你必需有必定的清楚,才可以更好的應用。也就是要遵守:
年夜的數據吞吐通道應當采用橫向放置計劃!
把持通路采用縱向放置計劃!
Altera至此以后,一向因循這種構造計劃。是以,假如你想有用應用好Altera的產物,就應當遵照這個規定。可是要闡明的,真正能表現機能的工具,也許就是你認識不到的一種小工具,就是簡略的就是最好的.Altera恰是憑仗這個簡略而高效的布局構造完成了明天的霸道!昨天說到這里明天持續開端。又有良多時辰沒有提Lattice,在1998年的時辰,Lattice和Altera同時都有成為PLD霸主位置的意圖。什么可以證實呢,那就是誰最先發布可以ISP的宏單位跨越1000個的PLD.當然在這個游戲經過歷程中,Altera有一些變更,他有用的將他的Flex8000的布局構造和他的MAX7000停止聯合。從而完成了在PLD範圍擴展的同時可以完成:
範圍的敏捷擴展,可以比肩Xilinx的FPGA 部分的疾速布線,和ISP,使其在取得範圍上風的同時,堅持布線延遲的穩固 沿用曩昔MAX7000的適配構造和FPGA的路由,完成兩者有用的同一。 Altera在發布他的最年夜的9560,具有560個宏單位的PLD,登包養網推薦上了無可爭議的PLD冠軍獎臺。
當然有的人要說,Lattice有發布1000個擺佈,怎么不提呢。恰sd包養是由於這點,招致Lattice步進邪路。現實上,FPGA世界的游戲規定曾經轉變了。 MAX9000的勝利得益于以下的纖細構造。這個時辰Altera又一次將本身的顆粒度停止了擴容。有16個宏湊集在一路,在完成更多位的加包養女人法,把持,超進步位,年夜的多選一的利用中,可以將這些模塊一次性放進一個LAB,同時在LAB內完成路由。此刻曾經顯露一種跡象。年夜的範圍要有,可是速率的需求曾經開端了。所以在FPGA,CPLD的利用中,又有了新的裁判規定,你不只要夠年夜,還有夠快
這個時辰的異步design仍是很是的多,並且板子上芯片間電子訊號的互聯也多起來了,可以或許有用延長Tsu曾經成為一個主要的話題。現實上,就是在IOC上要有DFF,來停止疾速鎖存,同時也為一切進進CPLD的總線電子訊號停止第一次收拾。怎么完成良多的異步design,看了上面,你就清楚了。第1點,就可以用一切電子訊號的函數輸入作為clk,第2點,有用的將沒有效完的資本很好借用給其他的宏,來用對稱的構造完成非對稱的利用!用簡略的構造,應變不竭的變更。
縱不雅那時其他的PLD,在構造上就落后良多了。你想,讓你和姚明來爭籃板球,假如你沒有人家的身體,贏他生怕也是嘴上的工夫了。 這個時期的強者就是—誰有最多的邏輯資本,或許memory,誰就是老邁。
下面說到Lattice曾經在死力擴展本身的身體,可是他不是靠構造上的轉變,而是Lattice收買了Vantis,也就是AMD的一個做PLD的小部分。當然在那時,AMD的Mach就如許并進了Lattic家主動辭職。e的家族。新的題目就呈現了。比如我們此刻有人用什么年夜通達,小通達,GSM,CDMA,是有百花齊放的感到,可是Lattice就像釀成清楚放前的蔣介石,沒有措施很好的用一套東西來同一應用分歧的器件。並且自己Lattice本身那時的東西也是3個自力的東西拼集在一路的。阿誰年月,用過Tango,后者Orcad的人都了解,他們的圖形輸出是第一名的,可是和MaxplusII比起來,主動辨認對象鏈接,以及和Office 95相似的快包養網評價捷鍵,用過Maxplusii的人,讓他們轉用Viewlogic等workoffice等,的確的確就是抹他們的脖子。還有那時Lattice的發賣團隊,老是宣傳他們是最好的PLD,有些人居然有 “我以為64KROM,就可以敷衍將來一切的軟件需求”如許的論調,以為PLD必將擊敗FPGA,現實上,市場的殘暴,告知他們那是個很冷的冬天。于是他們又一次在2000年擺佈,好像水淹七軍一樣的終局,又匆忙失落轉船頭,收買了ORCA,惋惜了ORCA是出自Lucent的一條英雄,由于沒有傑出的軟件台灣包養支持,使得每個工程師必需像哪吒一樣。對了,怎么會像哪吒?由於你必需有三頭六臂,假如你公司有些產物需求從32個宏單位到2000個LE的FPGA的利用,你就必需進修3種東西來順應它。你想想,你是不是必定要像哪吒呢!
再次談構造以及方式學!
這里開端講些看來與我們主題有點不搭界的工具。 1–兩小我相遇,只握1次手 2–三小我相遇,每人都握一次,握3次手 3–4個呢?就是2的成果加3次,6次手 4–5個呢? 10次手。 5–16個呢,。。。。。。。天,不少于。。。 PLD就是如許的產品,當邏輯……你會發明,路由的面積都跨越了有用的邏輯面積。並且,越年夜越蹩腳。可以下載這個簡略的PPT來發明一些小題目!
什么樣的數量比擬好,對于PLD的宏單位數量
實行是查驗真諦的獨一尺度。有人說了,25包養網ppt6個是最好的構造,為什么呢,否則怎么那么多廠商都是在這個范圍呢。現實上,他是由經濟紀律決議的,就是那時用256個的宏單位構造的芯片的面積,和他們賣出的價格,比擬合適那時這些上市公司的利潤請求,所以。。。。。就以這個最風行了。
可是Altera停止了很好的變通。中國有句話叫“玄之又玄,妙之又妙”,什么是玄?玄就是變通的意思,也是變自得思。現實上萬事萬物都是相通的。那Altera就像我們的黌舍一樣,每個年級分分歧樓層,每個樓層分分歧班級,每個班級上分歧的“是啊,蕭拓真心感謝老婆和藍大人不同意離婚,因為蕭拓一直很喜歡花姐,她也想娶花姐,沒想到事情發生了翻天覆地的變課。可是用行列塊的方法,到達既有範圍,也有地位相干性。並且路由的面積也不會年夜到賺不到錢。現實上你本身察看,近10年,Altera的FPGA的重要框架是沒有變更的!
Xilinx 的FPGA構造,現實上,有一個5200系列,很向Altera的Flex6000,可是沒有多久這個工具就不見了。總之,Xilinx的構造屬于稱為 “孤島式”構造,就是CLB在中心,路由圍著這個孤島。在必定的密度的時辰 ,這種構造也仍是不錯的,當然有一個很主要的構造就是,他是全對稱的。就是Xilinx的芯片的邏輯上資本的密集度是上小擺佈對稱的。這個有利益,可是也有害處.Altera的呢,是橫向資本豐盛,縱向資本絕對較少,可是,在部分的橫向上,又可以停止級聯LE,DSP,Carry chain 等等。 好了,給大師舉個簡略的例台灣包養網子。
孤島式的構造
Altera 的相似的構造,可是顆粒度年夜,從這張圖,應當可以看出alter包養網ppta在橫向資本是很豐盛的。就是統一行的資本遠多于統一列的。輸出輸入就更是了。當然,這個和管腳的封裝腳的出位不是盡對逐一對應的。
Stratix的呈現 在2001年,Altera發布了他們最巨大的產物,Stratix.那時FPGA的競爭規定又產生了轉變 Altera用TRAM的情勢和Xilinx的分布式RAM和blockRAM競爭 Altera的PLL機能超出敵手 布通率,應用率,表示凸起。 可是下面這三點,都不是決議性的。這個時辰,數據通訊對背板走線和背板總線請求曾經很高了。現實上FPGA也搖身變為體系級芯片了。 你不只要有年夜的邏輯範圍,公道的memory尺寸,絕對豐盛的時鐘資本,還有就是要有高速的Serdes,缺乏一項,你城市在體系級的利用中只能是亞軍! 適才說了體系級的利用,曾經成了FPGA最殘暴的競爭市場。那么PLD呢,怎么樣了,現實上天然老是物競天擇!PLD曾經變為如許的幾種利用了 輸出輸入的擴大! 簡略總線或許接口的協定轉換 對體系級的模塊停止設置裝備擺設,或許把持。 上電初期的一些治理
就像一個國度的水兵一樣,PLD曾經成為一些簡略的驅趕艦,馳騁年夜洋的,可以跨海作戰的,盡對不是如許的產物可以涵蓋的。所以,你明天喝可樂的時辰,不會有太多的選擇。偶然的一些牌子好像過眼煙云,很快就彈出你的視野了。
是的,十年前我的良多伴侶,有在Quicklogic,有在Cypress,此刻還有一些在不竭生產品的公司,當然,只能是劍走偏鋒。做些細分市場仍是可以持續的。可是三國鼎峙的情勢曾經是不成撼動的現實了。
北京和深圳的差異? 你到過我們的首都北京嗎?到過我們的特區深圳嗎?如許打比方是由於我在深圳和北京都游玩或許任務過。現實上我也只是想借用這兩個城市的布局來做個比方。
北京是比擬對稱的城市,有東直門,西直門。有東單,西單等等。總之,他的布局就像Xilinx,有數個胡同就是像Xilinx繚繞在CLB的路由線。這些資本在Xilinx的數據手冊中有:
可是這些胡同間的聯線并不是非常充分。特殊是到了範圍很年夜的時辰.Altera的包養平台呢?在深圳的人,假如你不認路,很簡略,只需你走到“深南年夜道,濱河年夜道,北環年夜道”上的肆意一條,你就可以再從這些年夜道到你要往的處所。可是條件是 ,這3條年夜道的寬度要夠。提醒一點,這三條年夜道也是工具走向比擬平行的。並且全部深圳也是一個工具走向的城市,地下再有一條地鐵,在異樣資本的情形下,布通率,戰爭均車速長短常好的。而北京的地鐵,是環形的。資本上不如深圳的應用率高,這里有意于評價城市計劃和途徑design。只是比方。
Altera的FPGA就是好像深圳的途徑,他可以讓你從列上很自若的轉到寬廣的行上,然后再達到你的目標地。所以,可以告知你一個經歷。 Altera FPGA,布通率基礎在95%擺佈,沒有太年夜題目,Stratix最年夜的產物,有人有99%的布通率 Lattice的FPGA,範圍跨越20KLEs,布通效力。。。。有愿意透漏的嗎? Xilinx,範圍越年夜,有所好轉。 別的,這個處所也有顆粒度年夜帶來的利益。所以,有些本來看似不精緻的處所,卻在規定轉變后,就變得反而是鋒利無比。 運籌學也是很主要的!
常常有如許的情形,大師選擇FPGA的時辰,就開端翻看每種FPGA的選型手冊,然后對資本表。有的甚至直接說:我這個是10萬門的。你的阿誰是6萬門的,現實上,這些都不是很對的的評價。好像有人說,我家的屋子4室兩廳,你家的屋子3室1廳雙衛生間。究竟哪個更年夜呢?究竟哪個更節能呢。 廚房熱水器之間離得很遠又是題目。
所以說,學會對的的評價資本是很主要的。這個時辰還要參照他的構造!!板式的,仍是磚混的!!!
能夠你還傳聞過一個應用面積的題目。現實上,有的屋子看起來年夜,走道,不規定的布局,招致良多的處所都不克不及用!上面看個例子:
右邊的Hops代表跨一個步驟的意思,就是路由轉換一次的意思。這個表什么意思呢。就是說在S3的路由經過歷程中,每個路由在第一次,就可以籠罩850LEs中的一個,V5是132.假如你的邏輯,顛末4跨,異樣的途徑籠罩的區域A的是X的2倍。代表什么呢? 編譯速率更快,由於概率進步,路由勝利率進步
布通率更高
速率更快!為什么,90nm以后,LE外部延遲曾經不如路由延遲的時光長了。 所以顛末的路由多,就會嚴重下降體系速率。
當然還有一些功德者,例如 (http://www.opencores.org)有良多公然的opencore,大師可以將它們同時測驗考試放在A,X,L,看誰放的多,放的快,體系延遲更小。這便利數據就未幾說了,能夠都成為一門學科都紛歧定,由於分歧的比對都有benchmark的分歧尺度。終極我們應當很明白的看到。
構造真的是很主要,我們能干,也要看能否站在偉人。。。
不外呢,良多時辰,我們的伴侶基礎上都說:構造和我有關,我要學好V甜心花園HDL,我要。。。.codingstyle.這包養意思個design屬包養網VIP于體系工程! FPGA的真正命門和Know How現實上,能做FPGA的公司太多了,可是能將我們的design經由過程算法勝利放到這個芯片上,並且算出對的的時光和你的仿真請求的。就未幾了,說的刺耳點。有些範疇甚至是沒有亞軍的競爭!選擇小範圍PLD,那些,不是太主要的題目。自己就不敷贍養一票人的產物。
Cyclone III 與 Spartan3的對決–蘋果對蘋果?
今朝,良多人都基礎上對于新的中檔design城市集中在這個系列的競爭中,換言之,在中國今朝以本錢為導向的第一請求下,現實上中小公司的產物選用80%是集中在這里。
常常有人說,為什么你們的LEs數量雷同,價錢很分歧。做些說明,一家之言。
在明天,盡管是可以編程的器件,仍是有不機動的處所。 例如,你的利用決議你對什么資本敏感
分歧市場也有分歧的追蹤關心。 沒有哪個工具盡對合適,只能是系列之間相互穿插來完成。
有一點要說,那些所謂我的是幾多體系門的比擬方法,是典範的年夜忽悠形式
比擬產物有良多benchmark.這里羅列一些。不全的處所,可以大師彌補。
工藝
Cyclone III,65nm Spartan3,90nm 面前看,90nm是主流工藝,可是將來降價空間在2009年中到達軌點,別的,65nm的功耗不消說,35%的上風悄悄松松。
design學 CycloneIII —LP工藝,有良多人不睬解這個,異樣的design采用LP和不采用就很年夜分歧。 Spartan3–沒有采用
範圍
Spartan3,3e,3a,3an,籠罩區域分歧,從1K到40KLE擺佈 CycloneIII: 典範長中長焦距鏡頭,5K到120K, 40K 以上,基礎上Spartan3沒有產物,可以用V5,V5界說為Highend,S3界說為Lowercost 無線,DSLAM,醫療,均勻範圍在25KLE到80KLEs為最多,CycloneIII處理了有無題目
Memory
這個是CycloneIII的榮幸之處,那時能夠design上沒有這么年夜吧。 9K塊,總容量盡對均勻超出跨越S為30%,塊數也異樣。 Sp3dsp破例,可是他只要兩個孩子。定焦鏡頭。要合適你的咀嚼。 memory多影響到: CPU速率的進步,DSP利用,DUC包養網推薦,DDC,FIR等,級數上可以做更多。 速率高,還可以進步復用。 乘法器,一個18×18的乘法器,相當于350-450個LEs,當然流水的話要別的算。 PLL: Altera是模仿的,X是數字的。 恢復性和收斂速率那毫無疑問,地球人都了解模仿的好。 A的時鐘樹更是多 布局: 從左到有,基礎合適多時鐘域穿插, 如: LVDS進,顛末第一級FIFO,停止時鐘域穿插,或許數據穿插,第一次處置,然后顛末中心邏輯加工,參數重加載等,然后進進乘法器,可以級聯,然后有經由過程通用邏輯池停止加工,再次經由過程FIFO或許RAM來對接下一級。 其他行可以自力組成NiosII等,布局收斂性一流。 我盡量找個照片來顯示。 所以不是簡略說我的蘋果和你的蘋果一樣。 S3只要包養俱樂部銷價處置才是真正的前途。
假如你了解告終構,你會發明什么呢?
現實上,Altera一向在橫向布包養網站線資本上濃墨重彩,是以,在Cyclone一代系列的時辰,假如你的design模塊放在一個比擬長的區域就加倍不難跑出好機能。 如: 5行,5列的一個資本放置,不如在一個4行7列的區域中更好施展機能。 到了Cycl包養甜心one包養sdII,能夠就是接近1:1.2的樣子。 Statix,基礎上接近正方形。 其他的你能夠需求試驗一下。究竟這個是脫手的迷信。並且,每家FPGA廠商,在要害布線資本方面,都是秘而不洩。這個也是為什么Synplicity要另嫁朱門的緣由!由於本身沒包養管道有措施獲得這些資本。而綜合技巧曾經被FPGA廠商步步緊逼了!
Cyclone III的偶合。
Cyclone III的出生,可以說也是有劃時期意義的。可是博得偶爾,此中已有些必定。上面來說說這個工具。 後面有人說過Xilinx的V5不錯,可是假如說V5和StatixIII帶有Serdes(串行器/解串器)的產物同時光面世的話。作為design者,能夠題目就來了。太多選擇就是難以選擇 StratixIII速率快,布線好,可是沒有Serdes V5速率布線都不錯,出來的早,快人一個步驟也是賣點。 可是呢?這兩個產物都很貴。 由于Xilinx很器重高端用戶,是以他們也以為Spartan3可以處理今朝良多需求,這個也對,是以他們打算在45nm擺佈發布Spartan的進級產物。
Cyclone III,正好遇上高端DSP處置市場的繁華,以前Xilinx的website下面也有這方面的跡象。號稱Xilinx也是一個DSP的公司。這個也要得益于其他生態鏈軟件體系的成長,matlab的simulink,
別的,今朝的有線體系中對Memory的需求也很是高,作為有用的緩沖也需求更多的空間。
舉例來說,一個Video的利用。需求一些濾波或許其他的利用,那需求的FIR的Tap數量現實上是小大由之的。可是以前他們以為邏輯資本的比例太多于DSP的樹包養合約立資本。招致良多design用30萬個LE的資本的FPGA,現實上,Logic資本應用在30%擺佈,而Memory仍然顯得很局促。還有一個就是用DDR2的design也有增多的趨向,
還有就是中型design的比重曾經上升很快,就是在3年前,大師良多包養甜心網集中在6000個LE擺佈的資本。而緊接著的趨向是200個包養甜心500個擺佈的資本和10000個LE資本的敏捷兩級化。別的一個增加就是50000個LE擺佈的區間,而這部門持久以來都是Stratix和v4,v5的傳統空間。可是此刻由于memory,mulitiplier的增添,招致體系機能也可以用CycloneIII完成資本換取速率和效力的計劃。是以CycloneIII的資本也能應用低價錢來和高端FPGA分一杯羹。
可是CycloneIII盡管有價錢上風,邏輯和memory的上風,可是在Serdes的利用上,仍是一片空缺。這也是大師感到他的缺憾地點。 總之,CycloneIII和Spartan3 DSPA系列的推行,曾經有一個暗示的電子訊號,就是 以多塊,年夜容量memory,Serdes可選的特色將成為新的中級FPGA市場的標桿了。 為什么Cyclone,或許說Altera的粗顆粒有必定的利益? 大師都了解,Altera的構造可以說看起來是年夜開年夜合,現實上是粗中有細。 以前一個LAB有8個LE,大師都可以懂得,后來又成長成有10個LE,有16個LEs
假如你有一個計數器,假定在Cyclone里和Spartan里面跑,Cyclone和Spartan在做8位計數器方面應當是八兩半斤,可是,當在16位計數器還要跑異樣的速率,並且包管路由資本最簡略的時辰,Cyclone的上風,或許說A家的上風就來了。
大師都了解,計數器就是進位翻轉的傳遞鏈路包養妹是他機能的要害途徑,換句話說,16位的計數器,就是兩個8位計數器的級聯,獨一差別的復雜度就是8位的傳遞時光假如是8x,那16位的就是16x了。用別的一種方法來思慮:
8位的計數器,在達到FE這個數字的時辰,就用一個DFF停止一次隔離,提早一個時鐘節奏將進位預備好,如許就將一個16位的計數器的復雜度下降到了8包養網ppt位一個樣子。可是底本Cyclone的LAB就有10個LE,是以為了避免毛刺的題目以及適才需求一個拔出的DFF(D觸發器),就恰好放在一個LAB里面,LAB(可設置裝備擺設邏輯模塊(CLB))里面的路由是最快的,並且編譯基礎不太花時光。同時也為design流水線的譯碼技巧,供給兩級的DFF延遲,可是這些所有的做到了放在一個LAB.
大師回想一下我們的design,不就是計數器,加多選一,什么FSM就是那幾個玩意往返的組合。然后中心加流水,再均衡流水存放器之間的路由。沒有新的發現,只要新的組合。可是Altera如許的構造就絕對來說。。哈哈又要吹一下牛皮了。
曩昔10年FPGA財產的成長和FPGA廠商的挑釁?
曩昔10年,FPGA財產產生了些主要變更,扼要3點: 邏輯多少數字跨越10年前50倍, 存儲容量跨越100倍 Serdes速率接近10G(Xilinx6.5G) 耗費功耗只進步10倍多些。 =============包養網評價================== 編譯算法和綜合算法的進步 和構造聯合的物理綜合 編譯平臺多CPU的支撐,例如4核CPU的PC 遞增編譯和編譯束縛的更好支撐
FPGA三國志-第三篇/SOPC篇 PLD的從頭界說PLD是什么,Programmable LogicDevice.當然明天應當換個稱號了:Processor+ Logic+DSP了,世界就是如許不斷的變更來保持他的穩固。
表1列出了Altera®可編程處理計劃的重要汗青立異成長經過歷程。,可以看到在2000年的時辰,FPGA的廠商曾經開端在嵌進式微處置器方面開端嶄露頭腳。當然開初引來的也有一片嘩然。說效力低下,難以開闢。新穎事物的出生老是要顛末如許的陣痛期。 在2002年,就有浩繁店家出來宣稱都支撐嵌進式軟核CPU。甚至也和那時風行的8051 turbo以及一些ARM停止比擬。

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